Morris' Blog 我在摸索我存在的意義、生命的意義、內涵及價值。 沒有真正神手般的厲害，套用模式是大部分的情況。 沒那麼厲害的我存在的意義為何，襯托出神的存在？ 有時候不能怪別人不給我機會，我已經開始省思， 為什麼我沒有給別人機會的原因，而是全要靠別人。 有時候我認為我與眾不同，那是因為我做不到很多人能辦到的事情。 我聽不到、玩不起來、說得不夠明瞭、理解得不夠多， 我缺少的語文能力，就是一切一切無能的判定。 為此，我不曉得能做些對別人有幫助的事情。 我知道我自己是個不服輸的性格，但現在我不得不認輸。 我沒有能力，因此我必須認輸。 我到底來這世界作什麼？處處充滿不確定性， 而我總是無法出類拔萃，想當個一般人似乎也回不了頭了。 越強大的挑戰需要越強力的支持，而我的支持是什麼？ 最近嘗試與人談話，但都是失敗的結局，沒人能接受， 不需要言語，不需要溝通，一切所想都表達不出來。

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除頻器
library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
   
entity divider is
    port(
      Clock: in std_logic := '0';
      CLRN: in std_logic := '0';
      CC : out std_logic := '0'
    );
end entity divider;

architecture rtl of divider is
  signal Qt : std_logic_vector(24 downto 0) :=
  "0000000000000000000000000";
 
begin
  PROCESS(Clock,CLRN)
  BEGIN
    IF (CLRN = '0') THEN
      Qt <= "0000000000000000000000000";
    ELSIF (RISING_EDGE(Clock)) THEN
      Qt <= Qt + 1;
    END IF;
  END PROCESS;
  CC <= Qt(24);
end rtl;

---

移位器

library ieee;
  use ieee.std_logic_1164.all;
  use ieee.std_logic_unsigned.all;
entity parallelout is
  port(
    Clock: in std_logic := '0';
    CLRN: in std_logic := '0';
    A : in std_logic := '0';
    B : in std_logic := '0';
    Qa : out std_logic := '0';
    Qb : out std_logic := '0';
    Qc : out std_logic := '0';
    Qd : out std_logic := '0';
    Qe : out std_logic := '0';
    Qf : out std_logic := '0';
    Qg : out std_logic := '0';
    Qh : out std_logic := '0'
  );
end entity parallelout;

architecture rtl of parallelout is
  component divider is
    port(      
      Clock: in std_logic := '0';
      CLRN: in std_logic := '0';
      CC : out std_logic := '0'
    );
  end component divider;
 
  signal Q : std_logic_vector(7 downto 0) :=
    "00000000";
  signal AandB : std_logic := '0';
  signal Action : std_logic := '0';
 
  begin
  u0 : divider
  port map (
    Clock => Clock,
    CLRN  => CLRN,
    CC => Action
  );
 
  AandB <= A and B;
  PROCESS(Action,CLRN)
  BEGIN
  IF (CLRN = '0') THEN
    Q <= "00000000";
  ELSIF (RISING_EDGE(Action)) THEN
    Q <= Q(6 downto 0) & AandB;
  END IF;
  END PROCESS;
 
  Qa <= Q(0);
  Qb <= Q(1);
  Qc <= Q(2);
  Qd <= Q(3);
  Qe <= Q(4);
  Qf <= Q(5);
  Qg <= Q(6);
  Qh <= Q(7);
end rtl;