Morris' Blog 我在摸索我存在的意義、生命的意義、內涵及價值。 沒有真正神手般的厲害，套用模式是大部分的情況。 沒那麼厲害的我存在的意義為何，襯托出神的存在？ 有時候不能怪別人不給我機會，我已經開始省思， 為什麼我沒有給別人機會的原因，而是全要靠別人。 有時候我認為我與眾不同，那是因為我做不到很多人能辦到的事情。 我聽不到、玩不起來、說得不夠明瞭、理解得不夠多， 我缺少的語文能力，就是一切一切無能的判定。 為此，我不曉得能做些對別人有幫助的事情。 我知道我自己是個不服輸的性格，但現在我不得不認輸。 我沒有能力，因此我必須認輸。 我到底來這世界作什麼？處處充滿不確定性， 而我總是無法出類拔萃，想當個一般人似乎也回不了頭了。 越強大的挑戰需要越強力的支持，而我的支持是什麼？ 最近嘗試與人談話，但都是失敗的結局，沒人能接受， 不需要言語，不需要溝通，一切所想都表達不出來。

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JK正反器

library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
entity jkflipflop is
  port(
    Clock: in std_logic := '0';
    PRN: in std_logic := '1';
    CLRN: in std_logic := '0';
    J : in std_logic := '0';
    K : in std_logic := '0';
    Q : out std_logic := '0';
    NQ : out std_logic := '1'
  );
end entity jkflipflop;

architecture rtl of jkflipflop is
  signal Qt : std_logic;
begin
  PROCESS(Clock,PRN,CLRN)
  BEGIN
  IF (CLRN = '0') THEN
    Qt <= '0';
  ELSIF (PRN = '0') THEN
    Qt <= '1';
  ELSIF (FALLING_EDGE(Clock)) THEN
    IF (J = '0' and K = '0') THEN
      Qt <= Qt;
    ELSIF (J = '0' and K = '1') THEN
      Qt <= '0';
    ELSIF (J = '1' and K = '0') THEN
      Qt <= '1';
    ELSIF (J = '1' and K = '1') THEN
      Qt <= not Qt;
    END IF;
  END IF;
  END PROCESS;
  Q <= Qt;
  NQ <= not Qt;
end rtl;

---

計數器

library ieee;
    use ieee.std_logic_1164.all;
entity syncounter is
  port(
    Clock: in std_logic := '0';
    VDD : in std_logic := '1';
    CLRN: in std_logic := '0';
    Qa : out std_logic := '0';
    Qb : out std_logic := '0';
    Qc : out std_logic := '0';
    Qd : out std_logic := '0'
  );
end entity syncounter;

architecture rtl of syncounter is
  component jkflipflop
    port (
      Clock: in std_logic := '0';
      PRN: in std_logic := '1';
      CLRN: in std_logic := '0';
      J : in std_logic := '0';
      K : in std_logic := '0';
      Q : out std_logic := '0';
      NQ : out std_logic := '1'
    );
  end component jkflipflop;
 
  signal tQa : std_logic := '0';
  signal tQb : std_logic := '0';
  signal tQc : std_logic := '0';
  signal tQd : std_logic := '0';
 
  signal tQaANDtQb : std_logic := '0';
  signal tQaANDtQbANDtQc : std_logic := '0';
begin
  u0 : jkflipflop
  port map (
      Clock => Clock,
      PRN => VDD,
      CLRN => CLRN,
      J => VDD,
      K => VDD,
      Q => tQa
  );
  u1 : jkflipflop
  port map (
      Clock => Clock,
      PRN => VDD,
      CLRN => CLRN,
      J => tQa,
      K => tQa,
      Q => tQb
  ); 
  u2 : jkflipflop
  port map (
      Clock => Clock,
      PRN => VDD,
      CLRN => CLRN,
      J => tQaANDtQb,
      K => tQaANDtQb,
      Q => tQc
  ); 
  u3 : jkflipflop
  port map (
      Clock => Clock,
      PRN => VDD,
      CLRN => CLRN,
      J => tQaANDtQbANDtQc,
      K => tQaANDtQbANDtQc,
      Q => tQd
  );
  tQaANDtQb <= tQa and tQb;
  tQaANDtQbANDtQc <= tQaANDtQb and tQc;
 
  Qa <= tQa;
  Qb <= tQb;
  Qc <= tQc;
  Qd <= tQd;
end rtl;